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IPAとJPCERT/CC、Intelハードウェアアーキテクチャのデバッグ例外を適切に処理していない問題で注意喚起

情報処理推進機構(IPA)とJPCERTコーディネーションセンター(JPCERT/CC)は5月9日、いくつかのオペレーティングシステムやハイパーバイザーでは、Intelハードウェアアーキテクチャにおけるデバッグ例外の発生を想定していない、あるいは適切な処理を行なっていない問題が存在するとして、注意喚起を行なった。その概要は以下のとおり。

影響を受けるシステムはIntelハードウェアアーキテクチャで動作するオペレーティングシステムやハイパーバイザなど。

Intel Software Developer Manual(SDM)Vol.3A section6.8.3によれば、MOV SS命令およびPOP SS命令は、次の命令の命令境界まで、NMIsを含む割り込み、データブレークポイント、およびシングルステップトラップ例外を禁止する(MOV SS命令やPOP SS命令自体によりアクセスされるメモリー上のデータブレークポイントが禁止される)。SDM Vol 3A section2.3によれば、デバッグ例外はEFLAGSレジスタのIFフラグ(Interrupt Enable Flag)では禁止されない。

MOV SS命令およびPOP SS命令の後に置かれている命令が、SYSCALL、SYSENTER、INT 3などのように、3より高い特権レベル(CPL,Current Privilege Level)のOS処理に制御を移すものだった場合、デバッグ例外が配送されるのは、3より高い特権レベルに制御が移った後になる。

そのため特定の状況では、特定のIntel x86-64アーキテクチャ向け命令を使用した後に、リングレベル3で実行されているOSコンポーネントから、より高位のリングレベル(多くのOSではリングレベル0)のデータを指すデバッグ例外が使用可能になる。

これにより、攻撃者はオペレーティングシステムのAPIを使用して、機微なメモリー情報にアクセスしたり、高い特権レベルのオペレーティングシステム機能を操作する可能性がある。

想定される影響としては、認証された攻撃者によって、メモリー上の機微なデータを取得されたり、より高い特権レベルのオペレーティングシステム機能を操作される可能性がある。

IPAとJPCERT/CCでは、使用しているオペレーティングシステムやソフトウェアの開発者が提供する情報をもとに、最新版にアップデートするよう呼びかけている。
 

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